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高等数字集成电路作业

基础概念问题

请简要描述集成电路设计过程中，抽象分层的常规做法？抽象分层对集成电路设计所带来的意义何在？

​ 集成电路设计中，抽象分层的常规做法是将一整个系统通过层次化的方式将系统内部细节抽象化，通常将集成电路分成：系统层、模块层级、门电路层级、电路层级、器件级。

意义：

• 通过抽像分层可以将一个芯片分成多个层级，进一步每个模块又可以分成诸多单元，这些单元尽可能的重复使用可以减少设计压力并提高设计一次成功的机会。
• 大大提高了VLSI设计效率，通过抽象分层的思想，使得设计者在设计芯片时可以不必了解每个基础单元内部的细节，这大大减小设计的复杂性，这种各个击破的方法十分有效，设计者不必去对付数不清的单元，而只需考虑屈指可数的部件，每个部件则用少量的参数来表征其性能和成本。
• 实现了芯片设计从系统到模块的层次化、精细化的分工，充分借助高性能机器、EDA工具实现按规则的优化迭代，设计者可更多聚焦到特定边界下的极致任务高效优，没有它是不可能实现当前VLSI的设计复杂程度的。

请简要描述为何典型的超大规模集成电路，通常是采用CMOS工艺为基础进行的设计，而不是采用基于其他工艺为基础进行VLSI设计？

​ 因为CMOS集成电路由于具有高输入阻抗、较低的晶态功耗等优异性能，以及极高的可集成度而成为现代集成电路工艺的主流。

请通过查阅文献，介绍MOS器件、NMOS器件、PMOS器件、CMOS器件、CMOS集成电路的发明历史、发明人、对行业发展带来的促进意义，CMOS技术发展演进的若干行业标志性事件。

​ MOS器件：目前认为是1959年由贝尔实验室的穆罕默德·M·阿塔拉和姜大元发明的。1926年奥匈帝国物理学家Julius E. Lilienfeld申请了“控制电流的方法和装置”的专利，其中他描述了一种使用硫化铜半导体材料的三电极放大装置。他的专利与后来的场效应晶体管有足够的相似之处。1934年，**德国电气工程师和发明家奥斯卡·海尔（Oskar Heil）在英国剑桥大学工作时，申请了一项专利，通过电极上的电容耦合来控制半导体中的电流，这本质上是一个场效应晶体管。1945年初，肖克利使用战争期间为雷达探测器开发的改进半导体材料，试验了场效应放大器，在肖克利的指导下，巴丁与物理学家沃尔特·布拉坦一起开始研究这些“表面状态”的行为。1947 年 12 月 16 日，他们的研究成功的实现了半导体放大器。1959年，Lilienfeld、Heil和Shockley失败的早期实验终于结出硕果，当时，韩国电气工程师Dawon Kahng****在贝尔实验室为埃及工程师Martin M.(John)Atalla工作，研究半导体表面，建造了第一个成功的场效应晶体管(FET)，由金属(M栅极)、氧化物(O绝缘层)和硅层(S半导体)组成的夹层。MOSFET，通常简称为MOS，承诺推出更小、更便宜、更低功率的晶体管。

​ **NMOS器件、PMOS器件：**MOS晶体管导电沟道为p型或n型材料。后者比p沟道更快，但更难制造。MOS器件于1964年进入商业市场。通用微电子（GME 1004）和仙童（FI 100）为逻辑和开关应用研发了PMOS器件；RCA引入了用于放大信号的NMOS器件（3N98）。由于它们比双极性器件更小，功耗更低，目前生产的微芯片中超过99%使用MOS晶体管。

​ **CMOS器件：**CMOS电路由仙童半导体公司的弗兰克·万拉斯于1963年发明。第一个CMOS集成电路是由RCA于1968年由阿尔伯特·梅德温领导的一个小组制造的。CMOS最初是TTL的低功耗但速度较慢的替代品。目前，CMOS已成为数字集成电路中的主要技术。这主要是因为面积小、集成度高、运行速度快、功耗小和制造成本低，并且每一代新一代半导体制造工艺都能使得其几何尺寸缩小。

请分析针对CMOS反相器电路设计优化，在输出驱动一定的前提下，通过哪些技术手段可提高CMOS反相器的驱动能力？

​ 可以通过增大CMOS反相器尺寸，增大输入电容来提高CMOS反相器的驱动能力，具体来说，驱动能力的大小是和逻辑门的尺寸相关的，尺寸就是NMOS和PMOS的宽长比(W/L)，可以通过锥形反相器链的方式，通过逐级增加尺寸的级联反相器链平衡驱动能力和延时。

请简要描述在CMOS电路设计过程中，如何避免或降低寄生电感引起的同步开关噪声（SSN）所导致的电路性能不稳定？

• 合理分配芯片的信号、电源和地引脚的数量比值。
• 在芯片电源和地引脚附件添加合理的去耦电容。
• 减小信号的电源和地平面的阻抗。
• 减小电源和地的回路电感。

请说明为何在绝大部分VLSI电路设计过程中，都使用的同步电路而非异步电路，同步电路与异步电路各自优劣势。

• **同步电路：**其核心逻辑用触发器实现，电路的主要信号、输出信号灯都由某个时钟沿驱动产生。可以很好的避免毛刺，利于器件移植，有利于STA（静态时序分析）、验证设计时序性能.

​ 同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如Ｄ触发器，当上升延到来时，寄存器把D 端的电平传到Q 输出端。

• **异步电路：**其核心逻辑使用组合电路实现，电路的主要信号、输出信号不依赖于任何一个时钟信号。容易产生毛刺，不利于器件移植，不利于STA、验证设计时序性能。

​ 异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO 或RAM 的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。

请简要描述ASIC/FPGA前端设计流程？简要描述Top-Down设计流程的意义及挑战？

• 完整的FPGA设计流程包括功能描述、电路设计与输入、功能仿真、综合优化、综合后仿真、实现与布局布线、时序仿真、板级仿真与验证、调试与加载配置。
• ASIC的设计流程(数字芯片)包括：功能描述、模块划分、模块编码输入、模块级仿真验证、系统集成和系统仿真验证、综合、STA(静态时序分析)、形式验证。

​ **补充： ** ASIC(Application Specific Integrated Circuit)，即专用集成电路，是一种为专门目的而设计的集成电路。是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC) 领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

请简要说明在基于标准单元库进行ASIC设计的流程中，静态时序分析（Static Timing Analysis）的作用是什么，主要分析内容是什么。

​ 静态时序分析（STA）是一种通过检查所有可能的时序路径是否存在时序违规来验证设计时序性能的方法。STA将设计分解为时序路径，计算沿每条路径的信号传播延迟，并检查设计内部和输入/输出接口处是否违反时序约束，验证所有讯号能够准时到达，并保证电路的正常功能。

• 首先，STA计算优化工具的路径延迟。然后，根据路径延迟，优化工具从时序库中选择单元， 以创建满足时序要求的电路。

• 其次，STA分析电路的时序，以验证电路是否在指定频率下工作。

• 静态时序分析可以检查电路中各条路径诸如毛刺、延迟路径和时钟偏移等问题。

请结合所在课题组研究课题方向，对如何学好本课程内容并结合课程内容更好的开展研发工作进行简要论述。

​ 所在课题组主要研究集成电路设计方向，主要是高可靠CPU、MCU电路设计方面，这些都需要数字集成电路设计方面的知识。为了更好地学习本课程的内容，需要结合课堂内容与课题组项目的实际需求，深入理解设计方法学，并吸收一些课题组过去的工程经验，结合课程内容加深理解。